논리회로 (1) 썸네일형 리스트형 [디지털 설계 및 실험] Verilog 기본 vol.5 Gate-Level Modeling 오랜만에 올리는 Verilog! 베릴로그 조 아 먼저 Gate-level Modeling에 대해서 알아보자. 💻 Gate level Modeling 게이트 레벨 모델링이란 앞서 다뤘던 추상화의 4단계중 거의 가장 낮은 단계이다. 제일 낮은 스위치 수준 추상화가 거의 사용되지 않기때문이다. Multiplexer와 Full Adder와 같이 설계에서 가장 낮은 수준의 모듈을 구현하는 데 사용된다. 베릴로그에는 모든 기본 게이트가 내장되어있다. 그 기본 게이트들에는 무엇이 있는지 확인해보자. 💻 AND/OR Gates 베릴로그는 기본 게이트들은 내부적으로 구현을 해놓은 상태이다. AND/OR도 그에 포함된다. 모듈처럼 인스턴스화되며, 모듈 정의가 필요하지 않는다. 복수의 스칼라 input들이 들어가면 하나의 .. 이전 1 다음
